Notice: Undefined index: linkPowrot in C:\wwwroot\wwwroot\publikacje\publikacje.php on line 1275

Publikacje

[7052] Artykuł:

Fast High-Level Fault Simulator

Czasopismo: IEEE International Conference on Electronics, Circuits and Systems Strony: 583-586
ISBN: 0-7803-8715-5
Wydawca: IEEE, 345 E 47TH ST, NEW YORK, NY 10017 USA
Opublikowano: 2004

Autorzy / Redaktorzy / Twórcy

Imię i nazwisko	Wydział	Katedra	Procent udziału	Liczba punktów
Roman Stanisław Deniziak	Politechnika Krakowska im. Tadeusza Kościuszki; Wydział Inżynierii Elektrycznej i Komputerowej		50	.00
Krzysztof Sapiecha	Politechnika Krakowska im. Tadeusza Kościuszki		50	.00

Grupa MNiSW: Materiały z konferencji międzynarodowej (zarejestrowane w Web of Science)
Punkty MNiSW: 0
Klasyfikacja Web of Science: Proceedings Paper

Pełny tekst

DOI

Web of Science

Keywords:

automatic test pattern generation decision diagrams fault simulation integrated circuit testing logic testing system-on-chip

Abstract:

A new fast fault simulation technique is presented for calculating fault propagation through high level primitives (HLPs). Reduced ordered ternary decision diagrams are used to describe HLPs. The technique is implemented in an HTDD fault simulator. The simulator is evaluated with some ITC99 benchmarks. Besides high efficiency (in comparison with existing fault simulators), it shows flexibility for the adoption of a wide range of fault models.

POWRÓT

Strona główna > Publikacje