Notice: Undefined index: linkPowrot in C:\wwwroot\wwwroot\publikacje\publikacje.php on line 1275
Strona główna > Publikacje
Publikacje
Pomoc (F2)
[43020] Artykuł:

Optimization problems in the synthesis of multiple-valued logic networks

Czasopismo: Measurement Automation and Monitoring   Tom: 2016, Zeszyt: 5, Strony: 166-168
ISSN:  2450-2855
Opublikowano: Czerwiec 2016
 
  Autorzy / Redaktorzy / Twórcy
Imię i nazwisko Wydział Katedra Procent
udziału		 Liczba
punktów
Roman Stanisław Deniziak orcid logoWEAiIKatedra Systemów Informatycznych *343.74  
Mariusz Wiśniewski orcid logoWEAiIKatedra Systemów Informatycznych *333.63  
Konrad KurczynaWEAiIKatedra Systemów Informatycznych *333.63  

Grupa MNiSW:  Publikacja w recenzowanym czasopiśmie wymienionym w wykazie ministra MNiSzW (część B)
Punkty MNiSW: 11

Keywords:

blanket algebra  functional synthesis  FPGA 


Abstract:

The paper discusses some aspects of FPGA-oriented synthesis of multiple-valued logic (MVL) network, i.e. a network of modules connected by multiple-valued signals. MVL networks are built during high-level synthesis, as a source specification of logical systems or during re-synthesis of gate-level circuits. FPGA-oriented synthesis of MVL is based on decomposing modules into smaller ones, each fitting in one logic cell. In this paper, we show that the order, according to which the modules are decomposed, has a great influence on the efficiency of the synthesis. This paper presents the case study which demonstrates the above problem as well as some experimental results and conclusions.


POWRÓT
Strona główna > Publikacje