Notice: Undefined index: linkPowrot in C:\wwwroot\wwwroot\publikacje\publikacje.php on line 1275

Strona główna > Publikacje

Publikacje

[33392] Artykuł:

A symbolic RTL synthesis for LUT-based FPGAs

Czasopismo: Design and Diagnostics of Electronic Circuits & Systems, 2009. DDECS Strony: 102-107
ISBN: 978-1-4244-3339-1
Wydawca: IEEE COMPUTER SOC, 10662 LOS VAQUEROS CIRCLE, PO BOX 3014, LOS ALAMITOS, CA 90720-1264 USA
Opublikowano: 2009
Seria wydawnicza: IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems

Autorzy / Redaktorzy / Twórcy

Imię i nazwisko	Wydział	Katedra	Procent udziału	Liczba punktów
Roman Stanisław Deniziak	Politechnika Krakowska im. Tadeusza Kościuszki		50	.00
Mariusz Wiśniewski	WEAiI	Katedra Informatyki *****	50	6.00

Grupa MNiSW: Materiały z konferencji międzynarodowej (zarejestrowane w Web of Science)
Punkty MNiSW: 6
Klasyfikacja Web of Science: Proceedings Paper

DOI

Keywords:

table lookup field programmable gate arrays integrated circuit design logic design symbolic functional decomposition symbolic RTL synthesis LUT FPGA multi-valued logic network Encoding Field programmable gate arrays Integrated circuit modeling Registers Optimization Data mining Probability density function

Abstract:

In this paper a methodology of symbolic RTL synthesis, for circuits implemented in FPGA devices, is presented. First, symbolic functions are separated from binary and arithmetic ones. Next, the multi-valued logic network is optimized using our methods of symbolic functional decomposition, designed for functions with multi-valued inputs and multi-valued outputs. Finally, the whole circuit is implemented in FPGA device using commercially available tools. The goal of the presented methodology is to minimize the total FPGA area. Presented example showed that our methodology gives better results than existing RTL synthesis tools.

Strona główna > Publikacje