Notice: Undefined index: linkPowrot in C:\wwwroot\wwwroot\publikacje\publikacje.php on line 1275
Strona główna > Publikacje
Publikacje
Pomoc (F2)
[12] Artykuł:

Developing a High-Level Fault Simulation Standard

Czasopismo: IEEE Computer   Tom: 34, Zeszyt: 5, Strony: 89-90
ISSN:  0018-9162
Wydawca:  IEEE COMPUTER SOC, 10662 LOS VAQUEROS CIRCLE, PO BOX 3014, LOS ALAMITOS, CA 90720-1314 USA
Opublikowano: Maj 2001
 
  Autorzy / Redaktorzy / Twórcy
Imię i nazwisko Wydział Katedra Procent
udziału		 Liczba
punktów
Roman Stanisław Deniziak orcid logoWEAiIKatedra Informatyki *****501.50  
Krzysztof SapiechaWEAiIKatedra Informatyki *****501.50  

Grupa MNiSW:  Publikacja w czasopismach wymienionych w wykazie ministra MNiSzW (część A)
Punkty MNiSW: 3
Klasyfikacja Web of Science: Editorial Material

Pełny tekstPełny tekst     DOI LogoDOI     Web of Science Logo Web of Science    
Keywords:

automatic test pattern generation  fault simulation  high level synthesis  integrated circuit testing  standards 


Abstract:

Recent developments in deep-submicron technology challenge current integrated circuit testing methods. The increasing complexity of designed systems makes test development more time-consuming. Moreover, nanometer technology introduces new defects or higher data rate errors. To reduce manufacturing costs and time to market, we must develop efficient fault detection and location methods. Using high-level fault simulation stimulates the development of new, fast test-generation algorithms that take into consideration functional features of the system under test or its components. Moreover, all synthesis tools migrate to higher levels, and we believe that this will improve ATPG tools as well


POWRÓT
Strona główna > Publikacje